[Verilog] HDLって何だ？

HDL記述言語と論理合成 HDLとは？ HDL(Hardware description language;ハードウ...

[ほぼ是日]

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HDL記述言語と論理合成

HDLとは？

HDL(Hardware description language;ハードウェア記述言語)は、文字通りハードウェアを記述するための言語です。ここでいうハード

ウェアというのは、主に論理回路です。OPアンプやトランジスタを扱うアナログ回路ではありません。HDL自体は、特に新しい概念ではなく、以前から研究や実用化がなされてきました。しかし、近年、にわかに脚光を浴びているのは、

論理合成ツールが実用的なレベルに達してきた

ワークステーション、パソコンの低価格化、高性能化

などの理由によります。そして、最大の理由は、

大規模な論理回路を短期間で設計す必要が生じた

ということです。

HDLの種類

Verilog HDL
C言語に似た文法体系。ASIC開発においては、ライブラリの充実、採用実績多数の理由で、実質的な業界標準

VHDL
米国国防省を中心に、いち早く標準化(IEEE1076)されたHDL。言語仕様が豊富でかつ厳格

UDL/1
日本電子工業振興協会の標準委員会で採択された純国産の標準HDL

SFL
論理合成ツールPARTHEMON(NTT)用のHDL

この中でも標準的に利用されているのがVerilog HDLとVHDLです。

論理合成とは？

現状の論理合成ツールは、HDLで記述された論理機能を実際のゲート回路に変換します。入力するHDLは、論理式や真理値表で表現したものや、条件分岐や繰り返し構造などにより動作表現したものです。論理合成による出力は、目的のASICやFPGA用のネットリストです。「ネットリスト」とは、「回路部品（セル）の接続関係をテキストで表現したもの」です。